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Sprache Deutsch
Stufe Universität
Erstellt / Aktualisiert 26.02.2017 / 25.11.2017
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Ergänze Signaldeklaration mysignal und mysignal2

 

mysiganl1 <= 2#1100#;  

mysignal2 <= b"1100";    

 

signal mysignal1 : integer;

signal mysignal2 : bit_vector(3 downto 0);

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welcher Wert wird c zugewiesen? warum?

A := "111"

B := "1000"

if (A<B) then

  c <= 1;

else

  c <= 2;

end if;

A ist größer als B

weil der Vergleich

zweier unterschiedlich langer Vektoren bitweise von links erfolgt

c <= 2;

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Welche Art von wait-statements kennen sie?

Kommentiere diese im bezug auf Synthetisierbarkeit

wait for 20 ns;         --wait for a time (nicht synthetisierbar)

wait;                        --terminierendes wait (nicht synthetisierbar)

wait on clk;              --wait on signal event (synthetisierbar)

wait until clk = `1`;   --wait until true condition (synthetisierbar)

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Warum müssen in kombinatorischen Prozessen Wertezuweisungen vollständig in allen Verzweigungen erfolgen?

Gibt es eine kürzere alternative Beschreibung?

Wenn ja, welche?

Fehlende Zuweisungen führen zu speicherndem Verhalten -> synthetiserten Latches.

(in kombinatorischen Prozessen ist dies nicht gewünscht)

Abhilfe: Default-Zuweisungen, vor der Verzweigung.

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Für eine zusätzliche Abtaktung des Ausgangs (registered output) bei einem Mealy-Automaten gilt:

Gültige Ausgangswerte liegen grundsätzlich erst nach einer weiteren Taktperiode an.

Es wird zusätzlicher Hardware-Aufwand für die Ataktung notwendig.

Feedback-Schleifen werden sicher verhindert.

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Was ist in einem postponed process nicht zulässig?

wait-statements und wertzuweisungen an Signale, ohne Verzögerungszeit

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Nennen Sie (vier)

logische Reduktionsoperatoren

(unary reduction logical operators)

and/nand

or/nor

xor/xnor

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Welchem Zweck dienen assert-Anweisungen?

Ausnahmebehandlung i.d.R. nur für Simulationszwecke.

Geprüft werden kann damit, ob die Modellierung den erwarteten Bedingungen entspricht.

um die Simulation zu beenden z.B.:
assert now < 100*PERIOD
report "End of simulation"
serverity failure;