Informatik II
Lernkartei zur Vorlesung Informatik II an der Uni Göttingen
Lernkartei zur Vorlesung Informatik II an der Uni Göttingen
Fichier Détails
| Cartes-fiches | 80 |
|---|---|
| Langue | Deutsch |
| Catégorie | Informatique |
| Niveau | Université |
| Crée / Actualisé | 20.04.2015 / 01.06.2015 |
| Lien de web |
https://card2brain.ch/box/informatik_ii
|
| Intégrer |
<iframe src="https://card2brain.ch/box/informatik_ii/embed" width="780" height="150" scrolling="no" frameborder="0"></iframe>
|
Was bedeutet die Abkürzung ALU
arithmetic logic unit
Was passiert in der ALU
Sie führt Rechenoperationen und logische Verküpfungen durch.
Rechnermodelle - Befehlszyklus
- Befehl laden / Befehlsholphase
- Befehl dekodieren
- (Befehls)operanden (nach)laden
- Befehl ausführen
- Befehlszähler auf nächsten Befehl setzen / Ergebnis speichern
Rechnermodelle - Befehlszyklus: Was passiert in Welcher Phase
- Befehl laden / Befehlsholphase
- Befehl dekodieren
- (Befehls)operanden (nach)laden
- Befehl ausführen
- Befehlszähler auf nächsten Befehl setzen / Ergebnis speichern
Was sind die Bestandteile der "Von Neumann Architektur"?
- Programmsteuerung durch universelle Hardware
- Gemeinsamer Speicher für Daten und Programme
- Hauptspeicher besteht aus adressierbaren Zellen
- Programm besteht aus einer Folge von Befehlen
- Sprünge sind möglich (bedingt & unbedingt)
- Speicherung erfolgt binär
Was sind die Bestandteile der "Von Neumann Architektur"?
- Programmsteuerung durch universelle Hardware
- Gemeinsamer Speicher für Daten und Programme
- Hauptspeicher besteht aus adressierbaren Zellen
- Programm besteht aus einer Folge von Befehlen
- Sprünge sind möglich (bedingt & unbedingt)
- Speicherung erfolgt binär
Rechenwerk
- Führt Rechenoperationen aus
- Enthält Register
Speicherwerk
- Interpretiertd diie Anweisungen eines Programms
- Steuert Befehlsabfolge
Busse: Eingabe / Ausgabe
Datenbus, Adressbus, Steuerbus
verbinden die einzelnen Komponenten untereinander
Hauptprozessor besteht aus zwei Teilen
Steuerwerk & Rechenwerk
Wahlfreier Zugriff
Jede Speicherzelle kann über ihre Speicheradresse direkt angesprochen werden
Busbreite
Anzahl gleichzeitig übertragbarer Bits
Steuerwerk
Schrittweise Interpretation der Maschinenbefehle
Befehlszähler
-Enthält Adresse des nächsten auszuführenden Befehls
Befehlsregister
-Enthält aktuellen Befehl
Statusregister
-Nimmt Rückmeldung des Systems auf
Rechenwerk
-ALU + Register
-Arithmetische Operationen
-Logische Operationen
-Verschiebe Operationen (Logisch & Arithmetisch)
-Bitmanipulation
-Vergleichsoperationen
Befehlszyklus
Instruction fetch (Befehlsholphase)
Instruction decode (Dekodierungsphase)
Fetch Operands (Operanden nachladen)
Execute (Befehl ausführen)
Befehlszähler auf nächsten Befehl setzen / Store results
Fetch operands / Befehlsholphase
-Speicherzugriff auf die vom Befehlsregister angezeigte Adresse
-Befehl in Befehlsregister (Steuerwerk) schreiben
-Befehlsregsiter ist untergliedert in Operationsteil Register und Adressteil Register
Decode instruction / Dekodierungsphase
-Der Befehl im OR (Operation Register) wird dekodiert und der Ablaufsteuerung zugeführt
-Dekodieren wird von Microprogramm übernommen
-Ablaufsteuerung erzeugt die für die Befehlsausführung nötigen Steuersignale
-Adresse der Operanden wird aus dem AR (Adress Register) ermittelt
Fetch Operands / Operanden nachladen
Speicherzugriff auf die ermittelten Operanden
Execute / Befehl ausführen
Die durch den Operationsteil festgelegten Operationen werden ausgeführt
Befehlszähler auf den nächsten Befehl zeigen lassen
Durch Sprungbefehle oder Prozeduraufrufe kann der Inhalt des Befehlszählers verändert werden
Multiplexer
- 2n Dateneingänge
- Ein Datenausgang
- n Steuereingänge
- Steuereingänge wählen einen Dateneingang und leiten diesen zum Ausgang durch
Demultiplexer
- 1 Dateneingang
- 2n Datenausgänge
- n Steuereingänge
- Steuereingänge wählen Datenausgang und leiten den Eingang dahin durch
Dekodierer
- 2n Datenausgänge
- n Steuereingänge
- Die Steuereingänge wählen einen Datenausgang der auf 1 gesetzt wird
Komparator
2*n Dateneingänge
Ein Datenausgang
Sind die Eingänge paarweise gleich wird der Ausgang auf 1 gesetzt
Schieber
n Dateneingänge
n Datenausgänge
1 Steuereingang
der Steuereingang bestimmt die Richtung der Verschiebung
Addierer
Halbaddierer
Volladdierer
n Bit Addierer
Halbaddierer
2 Dateneingänge
2 Datenausgänge (S,C)
S= Summation C= Carry/Übertrag
Volladdierer
3 Dateneingänge (2 zum addieren + Übertrag)
2 Datenausgänge (Ergebnis + Übertrag)
2 Halbaddierer und ein Or-Gatter
n-Bit Addierer
2n+1 Dateneingänge
n+1 Datenausgänge
n Volladdierer aneinanderschalten
Multiplikation
Das Produkt aus 2 n Bit großen Zahlen ist höchstens 2n Bits groß
Multiplikation jeder Ziffer der Hinteren Zahl mit der gesamten vorderen Zahl
Addieren der Ergebnisse
Synchrone Schaltwerke
Alle Zustände werden von einem oder mehreren zentralen Synchronisationssignalen (Takt) gesteuert
Asynchrone Schaltwerke
- Die Zustandsspeicher steuern sich gegenseitig, indem sie Synchronisationssignale an nachfolgende Zustandsspeicher senden
- Werden verwendet, da immer schneller werdene Bausteine asynchrone Entwurfstecniken erzwingen
Taktgeber symmetrisch
Low und Hightzustand gleich lang
Asymmetrische Impulsfolge
Es gibt einen Takt und einen mit AND verschobenen Takt
Pegelsteuerung
- Der Zustandsspeicher ist wärend einer Takthälfte transparent und wärend der anderen hält er
- Nachteil: Eingangssignale müssen wärend der gesamten transparenten Taktperiode gültig bleiben
Pegelsteuerung: Transparenz und Halten
Transparent: Die Eingänge wirken sich nur bei einem Wert (z.B. 1) des Taktes auf den Zustand aus
Halten: Beim anderen Wert (z.B. 0) wird der Zustand gehalten
Flankensteuerung
Die Eingänge wirken sich wärend dem Taktwechsel auf den Zustand aus
Vorteil: Die Eingänge müssen nur für sehr kurze Zeit gültig sein
Latches
SR-Latch
Getaktetes SR-Latch
Getaktetes D-Latch
Master Slave D-Latch
SR-Latch
2 Eingänge S (Setzen) und R (Reset)
zwei Ausgänge Q und !Q
S=R -> Q unverändert
S=1 -> Q = 1
R=1 -> Q = 0
Getaktetes SR-Latch
Gleicht einem SR-Latch mit vorgeschaltetem Takt
