Informatik II

• Führt Rechenoperationen aus
• Enthält Register

- Interpretiertd diie Anweisungen eines Programms

- Steuert Befehlsabfolge

Datenbus, Adressbus, Steuerbus

verbinden die einzelnen Komponenten untereinander

Steuerwerk & Rechenwerk

Jede Speicherzelle kann über ihre Speicheradresse direkt angesprochen werden

Anzahl gleichzeitig übertragbarer Bits

Schrittweise Interpretation der Maschinenbefehle

Befehlszähler

-Enthält Adresse des nächsten auszuführenden Befehls

Befehlsregister

-Enthält aktuellen Befehl

Statusregister

-Nimmt Rückmeldung des Systems auf

-ALU + Register

-Arithmetische Operationen

-Logische Operationen

-Verschiebe Operationen (Logisch & Arithmetisch)

-Bitmanipulation

-Vergleichsoperationen

Instruction fetch (Befehlsholphase)

Instruction decode (Dekodierungsphase)

Fetch Operands (Operanden nachladen)

Execute (Befehl ausführen)

Befehlszähler auf nächsten Befehl setzen / Store results

-Speicherzugriff auf die vom Befehlsregister angezeigte Adresse

-Befehl in Befehlsregister (Steuerwerk) schreiben

-Befehlsregsiter ist untergliedert in Operationsteil Register und Adressteil Register

-Der Befehl im OR (Operation Register) wird dekodiert und der Ablaufsteuerung zugeführt

-Dekodieren wird von Microprogramm übernommen

-Ablaufsteuerung erzeugt die für die Befehlsausführung nötigen Steuersignale

-Adresse der Operanden wird aus dem AR (Adress Register) ermittelt

Speicherzugriff auf die ermittelten Operanden

Die durch den Operationsteil festgelegten Operationen werden ausgeführt

Durch Sprungbefehle oder Prozeduraufrufe kann der Inhalt des Befehlszählers verändert werden

- 2ⁿ Dateneingänge

- Ein Datenausgang

- n Steuereingänge

- Steuereingänge wählen einen Dateneingang und leiten diesen zum Ausgang durch

- 1 Dateneingang

- 2ⁿ Datenausgänge

- n Steuereingänge

- Steuereingänge wählen Datenausgang und leiten den Eingang dahin durch

- 2ⁿ Datenausgänge

- n Steuereingänge

- Die Steuereingänge wählen einen Datenausgang der auf 1 gesetzt wird

2*n Dateneingänge

Ein Datenausgang

Sind die Eingänge paarweise gleich wird der Ausgang auf 1 gesetzt

n Dateneingänge

n Datenausgänge

1 Steuereingang

der Steuereingang bestimmt die Richtung der Verschiebung

Halbaddierer

Volladdierer

n Bit Addierer

2 Dateneingänge

2 Datenausgänge (S,C)

S= Summation C= Carry/Übertrag

3 Dateneingänge (2 zum addieren + Übertrag)

2 Datenausgänge (Ergebnis + Übertrag)

2 Halbaddierer und ein Or-Gatter

2n+1 Dateneingänge

n+1 Datenausgänge

n Volladdierer aneinanderschalten

Das Produkt aus 2 n Bit großen Zahlen ist höchstens 2n Bits groß

Multiplikation jeder Ziffer der Hinteren Zahl mit der gesamten vorderen Zahl

Addieren der Ergebnisse

Alle Zustände werden von einem oder mehreren zentralen Synchronisationssignalen (Takt) gesteuert

- Die Zustandsspeicher steuern sich gegenseitig, indem sie Synchronisationssignale an nachfolgende Zustandsspeicher senden

- Werden verwendet, da immer schneller werdene Bausteine asynchrone Entwurfstecniken erzwingen

Low  und Hightzustand gleich lang

Es gibt einen Takt und einen mit AND verschobenen Takt

- Der Zustandsspeicher ist wärend einer Takthälfte transparent und wärend der anderen hält er

- Nachteil: Eingangssignale müssen wärend der gesamten transparenten Taktperiode gültig bleiben

Transparent: Die Eingänge wirken sich nur bei einem Wert (z.B. 1) des Taktes auf den Zustand aus

Halten: Beim anderen Wert (z.B. 0) wird der Zustand gehalten

Die Eingänge wirken sich wärend dem Taktwechsel auf den Zustand aus

Vorteil: Die Eingänge müssen nur für sehr kurze Zeit gültig sein

SR-Latch

Getaktetes SR-Latch

Getaktetes D-Latch

Master Slave D-Latch

2 Eingänge S (Setzen) und R (Reset)

zwei Ausgänge Q und !Q

S=R -> Q unverändert

S=1 -> Q = 1

R=1 -> Q = 0

Gleicht einem SR-Latch mit vorgeschaltetem Takt