BUSIII

\(U_a \approx -U_T* ln {U_e \over I_S*R} \Leftrightarrow U_a \approx k_1 *ln (U_e)+k_2\)

• Die Schaltung entspricht einem nicht invertierenden Verstärker.
• Der Transistor ermöglicht die Vergrößerung des Ausgangsstromes.
• Die Gegenkopplung erfolgt durch die Widerstände und regelt somit die Eingangsspanungsdifferenz des OP auf null Volt,
• und als Referenz nimmt man einegeregelte stabile geglättete Spannung Uref

• Das Referenz- Bauelement ist hier die Z-Diode
• Einstellung des  Stromes über R1, Rv und Us.
• Der Op stellt damit eine Konstantstromquelle dar. Gegentaktendstufe über RL.

...

Spannung Un größer als die Spannung Up, so schaltet der Ausgang auf Uamin um.Dieser Zustand bleibt so lange erhalten, bis die Spannung an Up größer ist als an Un.Dann schaltet der Ausgang auf Uamax um.Die Schaltpunkte US1,U S2 werden mit demWiderstandsverhältnis R1, R2 eingestellt

...

...

Der Einfluss von Störungen auf die Schaltung soll möglichst gering gehalten werden. Dies

erzielt man durch die folgenden Maßnahmen:

• ausreichend große Spannungsbereiche für die Pegel H und L sowie
• eine ausreichend große Lücke zwischen den beiden Bereichen

Signal Laufzeit tp:

• bedingt durch Kapazitäten resultiert bei einer Signaländerung am Eingang eine verzögerte Signaländerung am Ausgang. Es wird unterschieden zwischen tPHL und tPLH.
• Die Signal-Laufzeit tPLH gibt die Impulsverzögerung zwischen Eingangsspannung und Ausgangsspannung an, wenn der Ausgangszustand von L auf H wechselt. Die Signal- Laufzeit tPHL gibt die Verzögerung an, wenn das Signal von H auf L wechselt.
• Die Mittlere Signal-Laufzeit ist definiert durch tp = (tPLH + TPHL) / 2

FAN-IN: Eingangslastfaktor

Dieser beschreibt mit wie viel Lasteinheiten der Eingang des Bauteils belastet werden darf.

FAN-OUT: Ausgangslastfaktor

Bezeichnet die Anzahl Lasteinheiten die an diesen Ausgang angeschlossen werden dürfen.

X1   X2   Y

L      L      L

L      H     H

H     L      H

H      H    H

Sobald ein Basisstrom über einen der Emitterfließt, fließt auch ein Kollektorstrom.

Liegt an allen Emittern ein High Potential, dann schaltet T1 und somit auch T2 und T4.T3 sperrt, Ausgang Low.

Ein Eingang liegt auf Low → t2 sperrt, damit steuert T3 auf.

Am Ausgang liegt über T3 High Potential

Eingang:

H >  2V

L <  0,8V

Ausgang:

H > 2,4V

L <  0,4V

Standard TTL:

• Signallaufzeit:              10ns
• Leistung Pro Gatter:      10mW

Low-Power TTL:

• Signallaufzeit:               33ns
• Leistung Pro Gatter:      1mW

High Speed TTL:

• Signallaufzeit:               5ns
• Leistung Pro Gatter:      23mW

Schottky- Diode -> kurze Schaltzeit + geringe Schwellspannung (etwa 0,35V)

Wenn beide Eingänge auf High gesetzt werden, wird T1 hochohmig.

• Dieser setzt das Potential von T2 auf Heigh, T2 seuert die basis von T6 auf, Y wird somit Low.
• Wenn einer der beiden Eingänge auf Low ist, dann wird T1 angesteuert und zieht das Potential der Basis von T2 auf Low – T2 sperrt.
• T5 und T6 sperren, T3 wird an der Basis Heigh und steuert T4 an → Y auf High

...

Vorteile:

- kostengünstig

- geringer Energieverbrauch

- hohe Integrationsdichte

Nachteile:

- ESD empfindlich

- lange Signallaufzeiten

- Eingangskapazitäten der Stufen

- höhere Taktfrequenz möglich

- kürzere Signallaufzeiten

- kleinere Transistorkapazitäten

- geringerer Bahnwiderstand

• Ohne Eingangssignal sind beide MOSFETs gesperrt.
• Bei High pegel schaltet der n-Kanal Mosfet die Ausgangsspannung auf 0V.
• Bei Low pegel am Eingang schaltet der p-Kanal Mosfet die Ausgangsspannung auf High

Eingang:

- High: +3V bis +5V

- Low: 0V bis + 2V

Ausgang:

- High: 4,99V

- Low: 0,01V

Ub = 5V :

- Leistung pro gatter : 5mW oder 10 mW je nach Schaltfrequenz

- Signallaufzeit 8ns

- Schaltfrequenz max 50MHz

- Eingangsstrom < 10 pA

- Eingangswiderstand 10^12 Ohm

• Bei HC–MOS ist die die Weiterentwicklung von CMOS um die Geschwindigkeit von LS-TTL Familie zu erreichen.
• HC-Eingänge sind nicht mit TTL-Ausgängen kompatibel.
• Aus diesem Grund wurde HCT-CMOS entwickelt.

Die n- dotierten Elektrodengebiete Source und Drain sind durch einen schwach n- leitenden Kanal verbunden .

Das Gate ist durch Siliziumdioxid isoliert

UGS < 0: Durch das elektrische Feld werden die Elektronen aus dem Kanal in Richtung zum p- Substrat abgedrängt (die Source- Elektrode und das Substrat sind miteinander verbunden)

Unterhalb des Gate entsteht ein trägerarmes Gebiet

Bei genügend hohem negativen Potential, schnürt der Kanal ab und der Widerstand zwischen Drain und Source steigt stark an

Die n- dotierten Elektrodengebiete Source und Drain sind nicht durch einen leitenden Kanal verbunden

Das Gate ist durch Siliziumdioxid isoliert

Zwischen den n-dotierten Gebieten der Drain- und Source- Elektroden bilden sich gegenüber dem p- Substrat zwei pn- Übergänge und die zugehörigen Sperrschichten

Durch UDS > 0 wird der pn-Übergang zwischen Drain und p-Substrat in Sperrrichtung vorgespannt

Der Transistor sperrt und es fließt kein Drainstrom

Zusätzlich UGS > 0: Durch das elektrische Feld zwischen Gate und p- Substrat bewegen sich Elektronen in den Bereich zwischen Drain und Source, es werden dort Elektronen "angereichert"

Bei genügend hohem Gate- Potential entsteht ein leitender n- Kanal und es kann ein Strom zwischen Drain und Source fließen

NIGFET (PNFET) S.65-70,